Современная электроника №8/2023

ЭЛЕМЕНТЫ И КОМПОНЕНТЫ 24 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА • № 8 / 2023 Рис . 14. Страница «Memory» окна задания параметров ядра Рис . 15. Окно задания параметров GPIO придётся заново синтезировать в IDE GOWIN FPGA Designer всё процессор - ное IP- ядро с его периферией . Затем потребуется заново пересобрать весь про - ект ПЛИС с новым процессорным IP- ядром . Вид настроенной страницы «Memory» показан на рис . 14. Кликаем на кнопке «OK». Процессорное IP- ядро настроено , путь к его встроенному ПО задан . Теперь настроим необходимую нам периферию : GPIO и UART. В окне со схемой ( рис . 11) наводим курсор на прямоугольник с надписью «GPIO» и дважды кликаем на нём . Открывается окно задания параметров модуля GPIO, показанное на рис . 15. В этом окне ставим галочки в позици - ях «Enable GPIO» и «Enable GPIO I/O», тем самым разрешая IP- ядру поддерж - ку 16 двунаправленных линий GPIO (GPIO[15:0]). Как именно мы будем использовать эти линии ( в качестве вхо - дов или выходов ), будет показано ниже . Кликаем на кнопке «OK». Модуль GPIO настроен . В окне со схемой ( рис . 11) наводим курсор на прямоугольник с надпи - сью UART и дважды кликаем на нём . Открывается окно задания параметров модуля UART, показанное на рис . 16. В этом окне ставим галочки в позиции «Enable UART0», тем самым разрешая IP- ядру поддержку одного из двух име - ющихся модулей UART – UART0. Кли - каем на кнопке «OK». Модуль UART настроен . После настройки модулей GPIO и UART их прямоугольники на схеме ( рис . 11) меняют цвет с белого на зелё - ный , в знак того , что они выбраны для синтеза и настроены . Кликаем на кноп - ке «OK» в окне на рис . 11. Запускается процесс синтеза процессорного IP- ядра и его периферии , который занимает некоторое время и завершается откры - тием окна с предложением включить синтезированное ядро в наш проект ПЛИС ( рис . 17). Соглашаемся – клика - ем на кнопке «OK». После этого открываются следующие автоматически созданные файлы : ● файл синтезированного IP- ядра с периферией на языке Verilog HDL gowin_empu_m1.v. Заметим , что ис - ходный код в нём недоступен для просмотра и копирования ( зашиф - рован ); ● файл шаблона заголовка модуля синтезированного IP- ядра на язы - ке Verilog HDL gowin_empu_m1_ tmp.v, предназначенный для копи - рования в буфер и вставки в файл верхнего уровня нашего проекта ПЛИС в качестве модуля нижне - го уровня . Выглядит шаблон , как показа - но на рис . 18 а . В нём имеются цепи GPIO (inout [15:0] GPIO), входы син - Рис . 16. Окно задания параметров UART Рис . 17. Предложение включить синтезированное ядро в проект ПЛИС