Современная электроника №1/2025

ИНЖЕНЕРНЫЕ РЕШЕНИЯ 29 WWW.CTA.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА • № 1 / 2025 Рис. 2. Переключатель для четырёх гирлянд. Вариант 1. Рисунок печатной платы довательно, вход сброса имеет наи- больший приоритет. Разрядность регистра может быть увеличена за счёт последовательно- го включения однотипных микро- схем. При этом выход PL соединяет- ся со входом DL предшествующего регистра, а выход PR – со входом DR последующего регистра. Рецирку- ляция данных достигается за счёт соединения выхода PR последнего в линейке регистра со входом DR первого. Схема электрическая принципиальная Схема электрическая первого варианта устройства приведена на рис. 1. Здесь эффект «накопления» формируется благодаря четырём RS-триггерам, входящим в состав ИМС DD4 типа КР1564ТР2, кото- рые представляют собой элемен- ты памяти, предназначенные для запоминания включённого состо- яния соответствующей светодиод- ной гирлянды. На элементах DD1.1, DD1.2 выполнен генератор прямоу- гольных импульсов, работающий с частотой около 25 Гц (частоту можно изменять в широких пределах под- строечным резистором R2). Счётчики DD2.1, DD2.2 срабатывают по спадам импульсов положительной полярно- сти, приходящих на их счётные вхо- ды CP (выводы 2 и 10). Сигналы двух младших разрядов счётчика DD2.1 через элемент DD1.3 поступают на входы разрешения «&» (выводы 4 и 5) дешифратора DD3, который фор- мирует уровень логического нуля на соответствующем выходе толь- ко при появлении уровней логи- ческих нулей на двух указанных входах разрешения (выводы 4 и 5). Рассмотрим работу устройства при начальном условии, когда счётчики DD2.1 и DD2.2 находятся в нулевом, а RS-триггеры, входящие в состав ИМС DD4, в единичном состоянии. При этом на выходе элемента DD1.3 формируется уровень логической единицы, и дешифрация состояний DD3 запрещена – на всех его выхо- дах присутствуют уровни логических единиц. Два таких логических уров- ня, приходящих на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (DD5.1…DD5.4), вызывают появление на соответ- ствующих выходах уровней логиче- ских нулей, поэтому все транзисто- ры закрыты и гирлянды обесточены. двум входам выбора режима SR, SL, а также разрешения выходов E1, E2. Если на оба входа E1 и E2 и хотя бы на один вход выбора SR или SL поданы напряжения низкого логи- ческого уровня, то все восемь выво- дов порта служат выходами. На них присутствует код, содержащийся в регистре (режим «считывания»). Если на входах выбора SR, SL дей- ствует напряжение высокого уров- ня, то через все восемь выводов пор- та в регистр загружаются данные из шины системы (режим «загрузка»). Причём загрузка происходит син- хронно с подачей положительно- го перепада тактового импульса на вход С. Режим сдвига вправо устанавли- вается при подаче уровня логиче- ской единицы на вход SR, при этом на входе SL должен быть установлен уровень логического нуля. Режим сдвига влево устанавливается при подаче уровня логической едини- цы на вход SL, при этом на входе SR должен быть установлен уровень логического нуля. Если хотя бы на одном из входов E1, E2 будет напря- жение высокого уровня, то выходы регистров окажутся в разомкнутом третьем состоянии, и порты смогут работать только как входы для при- ёма внешних данных. Входы выбора режимов SR, SL, вхо- ды последовательных данных DR, DL, а также входы параллельных данных D1…D8 открываются син- хронно с приходом положительно- го перепада тактового импульса на вход С, при этом на других входах необходимые уровни уже должны быть зафиксированы с учётом вре- мени предустановки. Вход сброса регистра R является асинхронным с активным низким уровнем. При подаче уровня нуля на этот вход все триггеры регистра устанавливают- ся в нулевое состояние независимо от сигналов на других входах, сле- 100 100 50 50 СТОРОНА КОМПОНЕНТОВ СТОРОНА ПЕЧАТНЫХ ПРОВОДНИКОВ DD2 DD2 DD1 DD1 DA1 DA1 C2 C2 C1 C1 C3 C3 1 1 2 2 3 3 +12 В GND VD1 VD1 + + - - DD3 DD3 DD4 DD4 R1 R1 R3 R3 R2 R2 HL4 HL4 HL3 HL3 HL2 HL2 HL1 HL1 R11 R11 R7 R7 R6 R6 R5 R5 R4 R4 R10 R10 R9 R9 R8 R8 Б Б Б Б Б Б Б Б Э Э Э Э Э Э Э Э К К К К К К К К VD4 VD4 VD3 VD3 VD2 VD2 VD1 VD1 DD5 DD5 VT4 VT3 VT2 VT1 VT4 VT3 VT2 VT1